3 月 27 日 - 28 日，2025 国际集成电路展览会暨研讨会（IIC Shanghai）在上海成功举行。此次盛会汇集众多集成电路产业的行业领袖与专家，共同探讨集成电路产业前沿技术和市场动态，把握行业未来趋势。

在此次 2025 中国 IC 领袖峰会上，Cadence 亚太区资深技术总监张永专发表了题为《AI 赋能：半导体与系统设计的创新之旅》，与其同期举行的主题技术论坛 EDA / IP 与 IC 设计论坛和 Chiplet 与先进封装技术研讨会上，Cadence 技术支持总监蔡准和 Cadence 资深技术支持总监王辉分别发表了题为《智能化、自动化、前移化 —— Cadence 全栈式提效方案拆解》和《AI 在系统设计及仿真中的应用》的精彩演讲。

张永专

AI 赋能：半导体与系统设计的创新之旅

在 2025 年中国 IC 领袖峰会上，张永专分享了 AI 在芯片设计领域引领的深刻变革，不仅显著优化了布局布线中的功耗、性能与面积（PPA），提高仿真性能表现，更通过自然语言处理技术实现了工具交互的革命性变化。

在演讲中，他谈及到 Cadence 的 AI 平台构建了一个覆盖 IC 设计全流程 —— 前端、中端、后端乃至 3D-IC 系统设计的统一架构。基于该架构打造的从芯片到系统的全方位 AI 驱动设计平台 JedAI（Joint Enterprise Data and AI Platform）可实现全流程数据的统一存储与管理，可以把所有前中后端的信息集合起来,构建起前后端设计数据的双向可视化与验证闭环。此外，Cadence 也在 JedAI 中融入了大语言模型（LLM），进一步提升设计效率。张永专先生指出，在基于大语言模型的 AI 应用中，JedAI 是重要的平台和框架。

他表示，对于 IC 半导体设计领域，引擎至关重要，通过机器学习算法训练可构建出 Optimization AI 引擎。该引擎与代理式 AI（Agent-based AI）相结合，形成智能设计优化体系，有效提升设计效率与质量。

其次，张永专谈到 Cadence 提出“three layer cake”概念，其 AI 解决方案构建三层架构：底层利用现有引擎进一步加速 AI 部署；中层通过代理式 AI，针对数字、模拟及仿真领域，提供多样化 Optimization AI 解决方案；顶层 Cadence Copilot，借助大语言模型（LLM）等先进技术，升级基于 LLM 的 AI 解决方案。

最后，他指出 AI 部署有三个阶段，当前 AI 还处于早期的基础设施构建阶段，下一个阶段将是物理 AI 时代，自动驾驶、机器人、无人机等都将具备 AI 能力，而在第三个阶段科学 AI 时代，AI 将用来解决科学问题。

蔡准

智能化、自动化、前移化 —— Cadence 全栈式提效方案拆解

在 EDA/IP 与 IC 设计论坛上，蔡准分析了传统芯片系统设计流程的局限性以及现代芯片系统设计流程的新需求，深度解读了智能化、自动化、前移化的 Cadence 全栈式提效方案，特别是为中国市场推出的芯片系统设计新模式。

传统芯片系统设计流程有局限

蔡准指出，传统芯片设计流程是流水线的作业，通常包括：芯片规格制定、架构设计和封装规划、电路代码设计和验证、逻辑综合、物理设计、封装基板设计、PCB 原理图设计、PCB 布局布线、芯片流片等环节。

传统设计流程的局限性主要是对工程师经验的依赖、半自动化的工具流程以及较低的协同合作效率。这些问题不仅影响了日益紧迫的项目交期，也难以应对与日俱增的设计规模。因此，现代芯片系统设计流程也需要与时俱进，以应对超大规模设计、先进工艺和先进封装的挑战。只有设计流程、芯片、封装和 PCB 设计三位一体协同合作，才能打破传统孤岛，实现并行开发，提高迭代效率。

Cadence 全栈式提效方案

蔡准表示，Cadence 以智能化驱动创新，以自动化贯穿流程，以前移化打破壁垒，通过全栈式技术革新重构设计范式，助力芯片设计全流程的效率跃升。智能化推动 EDA 和 AI 全域融合，帮助客户加速目标实现；自动化则贯穿整个设计流程，推动工具之间无缝衔接；前移化打造多领域协同平台，降低项目返工风险；云端算力集成进一步释放资源利用率，提升协同效率。

在数字电路设计与验证、模拟电路设计与仿真、系统及封装等领域，Cadence 凭借基于 AI 的 EDA 工具实现了电路设计与优化的自动化，显著缩短了目标实现时间，加速了覆盖率收敛；同时实现了多环节自动对齐与闭环优化，将迭代周期缩短 30% 以上。多域协同平台还能早期预测拥塞与性能，分析功耗与热点，进行约束与设计规则检查，大幅降低项目后期修改的风险。

他表示，在 AI 技术深度赋能产业升级的今天， Cadence 确立了三大战略目标：一是构筑要使用 AI 芯片的基础设施；二是通过 AI 技术驱动解决方案创新；三是携手生态伙伴共同开拓更多新的市场。

Cadence 在使用 AI 技术帮助合作伙伴创新的实践中，构建了三层解决方案架构。最底层依托大数据与 AI 平台，为客户提供开箱即用的 AI 优化方案；中间层为数字、模拟验证仿真等领域提供 AI 优化方案；最上层 Cadence Copilot 使用大语言模型与多模态基础模型，帮助工程师大幅提升生产效率。

在演讲中，蔡准还介绍了 Cadence 基于 AI 技术开发的设计平台：业界首个 AI 驱动的全流程智能平台 Cerebrus 是一款基于机器学习的数字实现工具，可推动数字芯片设计流程高度自动化、智能化；Verisium 人工智能驱动的验证平台，可以加速并协助调试，减少工程师在故障分类和调试上的时间；Virtuoso Studio是 Cadence. AI 生成式 AI 平台的一个应用，支持智能定制电路设计；Allegro X AI™ 是业界首个跨全工程间流畅协作设计平台,可集成原理图、布局、分析、设计协作与数据管理；Optimality™ Explorer 是一款 AI 驱动的多物理场优化软件，用于对电子系统进行快速而高效的分析和优化。

芯片系统设计的新模式

蔡准最后表示，Cadence 托管服务（CMS）是一种芯片系统设计新模式，是特别针对中国地区提供即用型、全流程 EDA 优化及应用环境部署的全流程托管服务，满足芯片设计全栈解决方案需求。该服务适用于整个 EDA 设计流程或高峰软件需求，满足中国地区数据监管的要求，无需客户 IT 设置，帮助客户缩短芯片上市的周期。

王辉

系统设计及仿真中的 AI 应用

在 Chiplet 与先进封装技术研讨会上，王辉介绍了 Cadence AI 工具在系统设计及仿真中的应用。他表示，Cadence 支持从硅片到系统的设计与优化，通过多板协作、封装和硅片技术服务于汽车行业、数据中心与存储、移动终端、消费电子和工业等领域。

智能系统设计的实现

王辉表示，Cadence 的产品跨度非常大，涵盖从芯片设计到封装，再到板级以及整个系统层面，都可以提供解决方案。Cadence AI 驱动的优化采用强化学习，大语言模型等技术，包括仿真与分析涉及逻辑、电路等工具。这些产品有助于提升设计优化，加速产品上市，特别是满足 AI CPU、GPU 散热从传统的风冷转到液冷的新要求。

例如，PCB 设计中的关键挑战是串行性，布局和布线耗时长。任何 ECO 都意味着需要重新手动布局，而 Allegro X AI™ 在不牺牲质量的前提下，可以将布局布线任务用时从数天缩短至几分钟，PCB 设计周转时间实现 10 倍改进。

实现智能系统优化的利器

王辉介绍道，Optimality™ Intelligent System Explorer 是一个 AI/ML 系统设计解决方案，涵盖 EM、SI 和热分析，能从 Allegro X 中读取设计数据，优化物理变量以获得最佳电气性能。

Allegro X AI™ 和 Optimality™ Vision 可实现设计分析的全过程优化，通过更紧密的分析集成改善设计分析，优化布局和提取布局与拓扑信息，自动生成约束条件，持续改进布局布线。

Cadence 生成式 AI 提高生产力

王辉举例说，Allegro X AI 的输入输出功能将 IC 数字设计自动化方法带到 PCB 设计中，使用生成或逐步修改的 PCB 布局，通过前期约束定义实现设计自动化，左移工作流程并提升质量。此外，通过 Cadence OnCloud 平台，能在极短时间内评估数千种设计方案，大幅缩短布局时间、改进布线长度等。

他强调，Allegro X AI 采用多种先进布局技术来改进设计、预测布线可行性，全局优化组件布局、方向和旋转，识别组件分组以及布局合法性和美观性。

Cadence AWS Cloud 提供的 Allegro X AI 服务及其云服务器和数据安全特性由数千个可扩展的计算资源支持，可以保证客户的数据安全。

优化 AI 驱动的多物理场分析

王辉介绍说，Optimality AI 人工智能驱动的多物理场分析平台支持快速可扩展引擎和异构计算及云功能。它可以将汽车 PCB 生产效率验证 SI 规范提升 30 倍，改善 DDR4 BGA 封装 1.3dB 插入损耗 134%，提高 112G PAM4 系列隔离度 11dB1260%。

任何时候，客户的最终目标都是实现最好的设计。值得一提的是， Optimality Intelligent System Explorer 通过 AI 加速系统优化效率，在多个案例中取得了惊人成果，得到了顶级客户的认可。